给出本案例涉及的仿真过程,供同学们学习和参考!系统算法的研制和完善一般会分为三个阶段,即初级阶段、发展阶段和完善阶段。

频率规划

初级阶段的系统的规划,主要是设计系统采样频率和数字中频。由于目前射频通道的规划已经确定(但不是最合理的),因此我们在做数字信号处理的时候设计的频率不仅仅要结合该平台,还要通过系统设计的结果给出对射频端规划的反馈。

分两种情况进行规划:

(1) 中频21.4MHz,采样频率29.4912MHz(根据系统最终的SCA平台而设定);

这是基于本项目的软件设计任务书制定的,因此采用该频率的系统仿真一定要完成,按照系统仿真的完成次序,这是排在第3位;然后在此后,为了证明是否可以通过频率的折叠来完成信号的成形,减少单位时间内的运算量,依旧设置中频21.4MHz,发射端的采样频率为22.1184MHz,这样1次折叠后中频在1MHz左右,由于卫星信号上下行的频段都为7MHz,因此需要频合。为了进一步减小运算量,设置为符号率的16*16*18即为做采样频率。经过两次折叠后,中频依旧为1MHz左右,需要频合。由于1次折叠信噪比将降低3db,因此不宜进行多次折叠,至少依旧两次折叠后的效果而定。

(2) 中频自己定义(有范围可以选择),分为有无频合的情况,并结合现有的仿真的平台(时钟是36.864MHz)和1128产品的数字平台(时钟是12.288MHz)。

在最开始阶段,没有使用CIC滤波器和半带滤波器,为了测试系统的性能,因此直接进行16倍符号率的采样来实现带通采样定理,经过对信号下变频前后频谱的观察,可知就是21.4MHz信号折算到该频段的11.2KHz信号,变频后在基带和22.4KHz处都有信号。由于无法仿真出真实的模拟信号带通采样的情况,因此该仿真调节下的算法只能作为系统性能的参考,但是足以证明系统所采用算法的正确性和可靠性。实际中经过多次的折叠是会严重降低信噪比的。

如果有频合,建议直接变为零中频进行处理,这样采样率就设为符号率的16倍就可以。

为了验证算法的可靠性,建议首先进行倍数较低的插值和抽取,这仅仅是为了验证算法的可靠性。中频设为2.4e3*16*5=192e3,采样率设为2.4e3*16*20=768e3,发射端也是这样设置,这样可以验证算法中各个模块的正确性,CIC滤波器的内插倍数为20,采用一个半带滤波器和一个内插倍数为10的CIC滤波器,建议设为任务1。

因此根据仿真的任务进行排序仿真为:

任务1:中频为符号率的10倍(即2.4e3*10),采样率为2.4e3*16*12,符号率2.4e3,滚降成形滤波器中符号率内插16倍,CIC及半带滤波器内插为12倍,接收端抽取12倍(考虑到运算量的问题,可以考虑先进行内插倍数的简化。即内插为6倍,实现并准确把握半带滤波器(2倍)、CIC滤波器(3倍)以及补偿滤波器的功能即可);

注:该方式的算法仿真已经完成,两级半带滤波器,1级CIC滤波器,没有加补偿滤波器,主要考虑到CIC抽取后采样率还为符号率的16倍,因此信号的带宽依旧在相对频率的0.125内,这就无需补偿了,而且在接收端的变频后有低通滤波器,因此补偿滤波器就显的效果不明显。在有无采样偏差下的结果都很满意。在该任务中,低通滤波器是必须的,因为乘以本地载波后生成的基带信号和无用信号的频谱很近,因此还是需要低通滤波器的,否则频谱会严重混叠。硬件实现基于1105的数字平台进行测试。

任务2:中频21.4MHz,采样频率22.1184MHz(折叠一次到低中频)(发射端的中频为0.7184 MHz),符号率2.4e3,滚降成形滤波器中符号率内插16倍,CIC及半带滤波器内插为576=(2^6)*9倍,接收端抽取576倍。发射端可以规划一下,利用镜频输出,不过为了节省编程的麻烦,可以收发一样的编程,即采用高倍采样的方法。为了使得CIC滤波器的内插和抽取倍数降低,那么因此可以多使用半带滤波器,因为半带滤波器的设计非常简单,设计内插倍数为640=(2^7)*5,这样可以最大限度的使用半带滤波器,建议先使用640倍的模式,此时采样频率为23.552 MHz,发射端的中频为2.152 MHz;

注:算法仿真只进行程序的编写,不进行误码率的测试,程序编写时暂且不采用静频输出方式,因此先不用设计合适的采样频率和中频,就按照原有的频率进行。误码率的测试在硬件中完成。

任务3:中频21.4MHz,采样频率29.4912MHz,符号率2.4e3,滚降成形滤波器中符号率内插16倍,CIC及半带滤波器内插为768倍,接收端抽取768=(2^6)*12=(2^8)*3倍。在此之前,先坐一下静频输出的测试,DAC输出频率为1.1MHz正弦波,采样频率为3MHz,ADC用18.4MHz采样观察一下频谱。基于1105的数字平台和1128的数字平台进行测试。

任务4:中频21.4MHz,采样频率11. 0592MHz(折叠两次次到低中频),符号率2.4e3,滚降成形滤波器中符号率内插16倍,CIC及半带滤波器内插为288倍,接收端抽取288= 2^5*9倍。为了使得CIC滤波器的内插和抽取倍数降低,那么因此可以多使用半带滤波器,因为半带滤波器的设计非常简单,设计内插倍数为320=(2^6)*5,这样可以最大限度的使用半带滤波器,建议先使用320倍的模式,此时采样频率为12.288MHz,发射端的中频为3.176 MHz;

任务5:中频为9.216MHz,采样率为36.864MHz,符号率2.4e3,滚降成形滤波器中符号率内插16倍,CIC及半带滤波器内插为15360倍,接收端抽取15360倍(最终还可以进行中频的减小以及采样率的减小,即中频为3.5 MHz ,采样频率14MHz,但此时晶振需要重新设计或者设计分频值),本任务暂且不实施,这是作为技术扩展所用。

按照上述规划分别先进行MATLAB仿真,然后进行定点仿真,最后做硬件仿真。MPSK系统的仿真也是按照此频点进行,仿真顺序也是如此。

休息一下!

系统架构规划

初级阶段的算法仿真结果决定了系统的结构。系统的结构规划如下(忽略无需在算法中体现的部分):

(1) 发射机部分

1) 编码器、交织器和差分调制(DSP)

2) 平方根滚降成形滤波器(FPGA)

3) CIC内插滤波器、半带滤波器及上变频(FPGA)

(2) 接收机部分

1) 下变频、CIC抽取滤波器及半带滤波器(FPGA)

2) 匹配滤波(FPGA)

3) 信号捕获(DSP)

4) 信号跟踪(相位补偿和位同步跟踪)及差分解调(DSP)

5) 数字AGC(DSP)

6) 译码及解交织(DSP)

系统的最终结构定义分配如下:

(1) 发射机部分

1) 编码器、交织器、同步码和帧标志加入、差分调制(DSP)

2) 平方根滚降成形滤波器(FPGA)

3) CIC内插滤波器、半带滤波器及上变频(FPGA)

(2) 接收机部分

1) 下变频、CIC抽取滤波器及半带滤波器(FPGA)

2) 匹配滤波(FPGA)

3) 数字AGC(FPGA)

4) 信号捕获(DSP)

5) 信号跟踪(相位补偿和位同步跟踪)及差分解调(DSP)

6) 帧标志检测、译码及解交织(DSP)

最终结构与规划较之先前有所改变,改变的依据为系统的复杂度的考虑和FPGA与DSP实现的难易程度。

那发展阶段是什么样子的呢?

未完,待续!

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